—Optiver通過包括EPYC CPU、Solarflare以太網適配器、Virtex FPGA和Alveo加速卡在內的高性能AMD解決方案搭建其業務基礎—

　　2024年5月7日，加利福尼亞州圣克拉拉訊 — 今日，AMD(超威，納斯達克股票代碼：AMD)宣布，Optiver – 在超過100家交易所擁有交易業務的全球領先做市商 – 正在廣泛采用AMD高性能計算引擎，通過構建一個用作組織基礎的現代化基礎設施，幫助其進一步履行改善金融市場的使命。通過AMD EPYC(霄龍)處理器、AMD Solarflare低時延以太網適配器、AMD Virtex FPGA和AMD Alveo自適應加速卡，Optiver正在解決各種技術挑戰，以構建能夠使金融市場更加先進的系統。

　　Optiver美國首席技術官Alexander Itkin表示：“我們是一支由研究人員和工程師組建的團隊，并有著一個共同的愿景：構建能夠讓金融市場變得更好的系統。無論是挑戰光速以實現時延最小化，還是搭建世界領先的計算規模，我們正在不斷突破極限。我們需要的是能夠讓我們在納秒內便能應對資本市場復雜多變的計算基礎設施。對我們而言，只有AMD的高性能產品才能令其成為可能，幫助我們成功且持續地適應金融市場。”

　　AMD商用企業全球副總裁Archana Vemulapalli說：“AMD在滿足商業客戶需求方面有著獨特的優勢，可以憑借其強大且多樣化的計算引擎產品組合提供令人印象深刻的性能和能效，它們 也是現代數據中心的兩大關鍵組成部分。我們與Optiver的合作就是一個很好的例子，說明了我們是如何與客戶攜手合作來突破可能性的極限，同時展示了AMD商業解決方案的能力以及它如何幫助我們的客戶應對當前和未來的挑戰。”

　　幫助Optiver實現基礎設施現代化并提高業務速度和效率的AMD企業級產品包括：

　　AMD EPYC CPU：Optiver正在使用第四代AMD EPYC處理器來搭建其所需的大規模計算，從而推動數據分析并為該公司的數據中心現代化和工作負載整合工作提供核心密度。

　　Solarflare以太網適配器：Optiver還使用了旨在為高性能電子交易環境而設計的AMD Solarflare X2系列以太網網絡適配器。這些適配器可以在應用層提供網絡接口的低級別控制。

　　Virtex UltraScale+ FPGA：數據的指數級增長需要固定功能硅器件之外的智能網絡和數據中心解決方案來提供最大吞吐量、高數據處理能力以及能夠適應不斷演進的連接標準的靈活性。AMD Virtex UltraScale+ VU23P FPGA可以幫助Optiver加速其系統，同時保持長久的自適應性。

　　Alveo加速卡：Optiver采用了AMD Alveo U55C和Alveo UL3524自適應加速卡，后者相比前代FPGA技術可提供7倍的時延改善1。

　　Optiver美國硬件負責人Kevin Sprague認為：“我們的終極目標是能夠更快的訪問數據和信息，這對滿足金融行業的獨特需求和工作流不可或缺。高性能的Alveo超低時延加速卡也至關重要，能夠使我們更快的傳輸更多信息。我們與AMD的合作幫助我們開發出了行業所需的產品和功能。此外，我們的合作使我們不僅能夠利用AMD FPGA，還能通過AMD EPYC CPU來擴展和優化產品，從而構建出高性能交易系統和基礎設施。”

　　AMD憑借強大、創新且成熟的解決方案組合助力企業級客戶應對當今的種種挑戰。Optiver展現了AMD計算產品組合的領導力，其中由多個獨立設備協作所組成的智能解決方案還能優于其各部分之和，為公司和客戶帶來無與倫比的價值。

　　關于AMD

　　在超過五十年的歷史中，AMD引領了高性能運算、圖形，以及可視化技術方面的創新。全球數以億計的人們、領先的500強公司，以及尖端科學研究所都依靠AMD技術來改善他們的生活、工作以及娛樂。AMD員工致力于打造領先的高性能和自適應產品，努力拓寬技術的極限。成就今日，啟迪未來。更多信息，敬請訪問AMD公司(NASDAQ：AMD)官網www.amd.com.cn，關注AMD 官方微信： AMDChina，關注AMD官方微博 @AMD中國。

　　1 截至 2023 年 8 月 16 日，AMD 性能實驗室使用 Vivado Design Suite 2023.1，對運行在 Vivado Lab(硬件管理器) 2023.1 上的 Alveo UL3524 加速卡進行了測試。基于 GTF 時延基準設計，經過配置，可在內部近端回送模式下啟用 GTF 收發器。GTF TX 和 RX 時鐘在大約 644MHz 的相同頻率下工作，相移為 180 度。GTF 時延基準設計通過鎖存單個空閑運行計數器的值來測量硬件中的時延。時延即為 TX 數據在 GTF 收發器處鎖存的時間與其在路由回 FPGA 架構之前在 GTF 接收器處鎖存的時間之間的差值。時延測量不包括協議開銷、協議幀、可編程邏輯 (PL) 時延、TX PL 接口設置時間、RX PL 接口時鐘輸出、包飛行時間和其它時延來源。基準測試運行了 1,000 次，每次測試 250 幀。引用的測量結果基于 GTF 收發器“RAW 模式”，其中收發器的物理介質連接子層 (PMA) 將數據“按原樣”傳遞到 FPGA 架構。時延測量結果在此配置的所有測試運行中保持一致。系統制造商可能會修改配置，因此產生不同的結果。ALV-10